電子設計自動化(EDA)大廠益華電腦(Cadence Design Systems)宣佈已與台積電合作,實現顧客在行動高效能運算(HPC)、5G和人工智慧(AI)應用領域的新一代系統單晶片(SoC)設計上的台積電5奈米FinFET製程技術製造交付。

憑藉著雙方的攜手努力,Cadence數位、簽核與客製/類比工具業已獲得設計規則手冊(DRM)及SPICE v1.0認證,並且Cadence IP也已可配合台積電5奈米製程。具備整合式工具、流程及方法的對應製程設計套件(PDK)現已可供於傳統及雲端環境使用。此外,共同顧客業已利用Cadence工具、流程及IP完成多項台積電5奈米製程技術的完全製造開發的下線。

台積電的5奈米製程率先業界利用極紫外線(EUV)微影達到製程簡化的效益,而Cadence的全面整合數位實現與簽核工具流程也已取得此項製程的認證。Cadence全流程包括Innovus實現系統、Liberate Characterization Portfolio、Quantus萃取解決方案、Tempus時序簽核解決方案、Voltus IC電源完整性解決方案及Pegasus驗證系統。

針對台積電5奈米製程技術優化的Cadence數位與簽核工具提供關鍵層EUV和相關新設計規則支援,協助共同顧客減少重複並達成性能、面積與功耗(PPA)改良。5奈米製程的最新提升包括運用Genus合成解決方案的預測性辨識通路銅柱合成架構以及在Innovus實施系統和Tempus ECO中的細胞電遷移(EM)處理用腳位存取控制走線方法,還有Voltus IC 電源完整性解決方案中的統計EM預算分析支援。新近取得認證的Pegasus驗證系統支援所有台積電實體驗證流程的5奈米設計規則,包括DRC、LVS及金屬填充。

台積電設計基礎架構行銷事業部資深協理Suk Lee表示,台積電5奈米技術為我們的顧客帶來業界最先進的技術,解決因應AI和5G崛起而不斷增加的運算能力需求。藉由與Cadence的密切合作,我們以最新技術協助顧客做出與眾不同的設計,並更快將設計上市。

Cadence數位與簽核事業群資深副總裁暨總經理Chin-Chi Teng說,我們持續擴大與台積電的合作,促進5奈米FinFET採用,讓顧客能夠利用最新工具和IP創造先進製程設計。我們的研發團隊特別用心於新功能的開發以及性能改善,因此我們的數位與簽核及客製/類比工具和IP能夠協助顧客達成一次完成矽晶設計,並在積極的時程內達成終端產品上市的目標。

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