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  • 《興櫃股》芯測打入義隆 縮短95%記憶體測試電路開發時程

    芯測(6786)今日宣布,義隆(2458)導入芯測EZ-BIST便捷版記憶體測試電路開發工具(EDA),作為開發晶片時記憶體測試電路設計的關鍵工具;經實測,透過此工具可大幅縮短記憶體測試電路開發時程約95%。 \n 芯測表示,公司處於IC設計產業鏈的上游,提供EDA工具與IP給IC設計公司、設計服務公司、半導體製造商等,藉由「EDA工具」與「IP」縮短IC設計開發時程,提升SoC良率。而公司主要營收來源則是來自於EDA工具的簽約金以及IP授權金。 \n \n 所謂EDA是指利用電腦軟體工具將複雜的電子產品設計過程自動化,協助工程師在設計電子產品時,可以縮短產品開發時間,提高市場競爭力。而SoC則是將數個功能不同的晶片,整合成一個具有完整功能的晶片,再封裝成一個積體電路,稱為「系統單晶片(SoC)」;SoC的重要性在於其能減少體積、降低成本以及提升效能。然而,要將數個功能不同的晶片整合在一個SoC中,不論在製造、封裝、測試上均有一定的難度,因此隨著手機、高性能運算、IoT、車用電子、消費性電子需求及效能日益增加,記憶體測試與修復技術亦日趨重要。 \n 芯測表示,EZ-BIST的優點在於全圖形化設計介面、操作簡易、學習曲線短、透過防呆的設計可避免人為操作工具時的錯誤。芯測提供的完整培訓課程,工程人員只需要花一天的時間即可熟悉,並且可以透過簡易操作介面在幾分鐘內完成記憶體測試電路的設計,提升開發記憶體測試電路的效率,大幅縮短SoC的開發時間。同時客戶可藉此建立標準化記憶體測試電路的設計流程,提高SoC的量產速度。 \n 芯測客戶銷售部經理王宏康指出,芯測這次與義隆的合作,協助客戶解決了記憶體錯誤資訊診斷分析的問題。同時也透過芯測在記憶體測試與修復電路設計上的專業,在EZ-BIST中提供在不同製程與應用的記憶體測試演算法選項,讓工程人員更有效率選擇合適的記憶體測試演算法,進而透過演算法降低晶片的DPPM (每百萬件不良率)。同時透過EZ-BIST的輔助,客戶只需要花之前約二十分之一的時間,便可以完成記憶體測試電路的設計,滿足SoC快速上市的要求。 \n 法人表示,根據國際調研機構Allied Market Research調查指出,全球SoC從2017年到2023年的複合年增長率為8.1%,預計在2023年達到2054億美金。該公司9月營收雖僅有437萬元,但因市場需求大,加上公司客戶已逐漸穩定增加中,8月起已達單月損益兩平,1~9月累計營收2419.1萬元,已較去年同期成長286.44%,未來表現值得關注與期待。 \n \n

  • 智原推系統級靜電防制服務 搶占ASIC市場

    IC設計服務廠智原(3035)推出系統級靜電防制服務及Low DPPM通用解決方案,搶攻特殊應用晶片(ASIC)龐大市場。智原已成功於工廠自動化等ASIC專案採用系統級靜電防制,滿足客戶的系統級靜電放電(System-level ESD)規格需求,同時推出Low-DPPM通用解決方案支援各種應用領域ASIC晶片,採用更經濟省時而非車規的作法達到低故障失效率的量產。 \n智原推出系統級靜電防制服務。目前智原已成功於工廠自動化等ASIC專案採用該方案,滿足客戶的系統級靜電放電(System-level ESD)規格需求,進而加快客戶量產時程。 \n由於智原深耕晶片、封裝、電路板的協同設計(Chip-package-PCB co-design),在電路板布局設計上,可額外提供客戶系統級靜電設計指引文件,以避免潛在的設計弱點;同時可進行必要的系統級訊號雜訊電性分析,以判定最佳的設計方案。此外,智原設置的可靠度實驗室亦可提供「一站式系統級靜電放電測試服務」,滿足客戶系統級靜電相關評估與測試的需求。 \n智原科技營運副總經理王志恆表示,有別於業界一般只提供晶片層級ESD服務,智原新增的系統級靜電防制服務方案可進一步協助客戶排除系統級靜電問題,達到順利量產的目的。我們藉由創新的ASIC專業能力,持續與客戶合作,並為日益增長的品質需求不斷地提供最有效率的解決方法,有利於客戶搶佔市場先機。 \n智原也推出Low-DPPM通用解決方案,支援各種應用領域ASIC晶片採用更經濟省時而非車規的作法下,達到低故障失效率的量產品質與高可靠度的規格需求。 \n智原除了已有符合汽車電子協會AEC車規的Zero-DPPM解決方案,也藉此經驗提供客戶適用於非車用領域的Low-DPPM通用解決方案。該服務在產品規格確認初期,即針對低DPPM目標需求建構涵蓋設計、製造及測試的方案。其測試方案依據測試與檢視模型,確保晶片在各階段流程通過嚴謹的測試條件;最後並導入多項分析與診斷方法,例如利用加壓篩選出早夭的缺陷品,協助客戶實現量產品的低故障失效率目標。 \n王志恆表示,智原的Low-DPPM通用解決方案已通過量產驗證,成功為客戶在多項工業領域與消費領域ASIC產品上,以更經濟有效的方式達到低DPPM的需求。我們擁有超過26年的ASIC晶片設計服務經驗,並持續優化從設計、整合、製造到測試端的品質管理,以提供客戶領先業界的高品質及高可靠度解決方案。

  • 《半導體》智原推Low-DPPM通用解決方案,滿足各領域ASIC

    ASIC(客製化晶片)設計服務暨IP研發銷售廠商智原(3035)宣布推出Low-DPPM通用解決方案,支援各種應用領域ASIC晶片採用更經濟省時而非車規的作法下,達到低故障失效率的量產品質與高可靠度的規格需求。 \n 智原除了已有符合汽車電子協會AEC車規的Zero-DPPM解決方案,也藉此經驗提供客戶適用於非車用領域的Low-DPPM通用解決方案。該服務在產品規格確認初期,即針對低DPPM目標需求建構涵蓋設計、製造及測試的方案。其測試方案依據測試與檢視模型,確保晶片在各階段流程通過嚴謹的測試條件;最後並導入多項分析與診斷方法,例如利用加壓篩選出早夭的缺陷品,協助客戶實現量產品的低故障失效率目標。 \n \n 智原科技營運副總經理王志恆表示,智原的Low-DPPM通用解決方案已通過量產驗證,成功為客戶在多項工業領域與消費領域ASIC產品上,以更經濟有效的方式達到低DPPM的需求,智原擁有超過26年的ASIC晶片設計服務經驗,並持續優化從設計、整合、製造到測試端的品質管理,以提供客戶領先業界的高品質及高可靠度解決方案。 \n \n

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