《半导体》智原推三星14LPC制程LPDDR4／4X PHY IP

智原此次推出的LPDDR4/4X PHY搭配了智原自行开发的LPDDR4/4X控制电路，并通过JEDEC标准的相容性验证，透过DFI 4.0介面传输。其精简的布局提供二种弹性组合，客户可自行选择置放在晶片边缘或是角落。内建的PLL可有效抑制时钟抖动（clock jitter）；而在DRAM的选择上，可同时支援KGD或已封装的单通道或多通道DRAM晶片。

智原科技营运长林世钦表示，很高兴能在以高效益成本着称的三星14LPC制程平台上推出我们的LPDDR4/4X解决方案。智原丰富的DDR3/4与LPDDR3/4成功案例涵盖55奈米至28奈米的各种应用，充分的经验可有效协助三星平台上的客户加速开发设计程序。智原未来也将持续在三星FinFET制程上推出优质且高效益的IP，为更多客户带来商机。