智原此次推出的LPDDR4/4X PHY搭配了智原自行開發的LPDDR4/4X控制電路，並通過JEDEC標準的相容性驗證，透過DFI 4.0介面傳輸。其精簡的布局提供二種彈性組合，客戶可自行選擇置放在晶片邊緣或是角落。內建的PLL可有效抑制時鐘抖動（clock jitter）；而在DRAM的選擇上，可同時支援KGD或已封裝的單通道或多通道DRAM晶片。
智原科技營運長林世欽表示，很高興能在以高效益成本著稱的三星14LPC製程平台上推出我們的LPDDR4/4X解決方案。智原豐富的DDR3/4與LPDDR3/4成功案例涵蓋55奈米至28奈米的各種應用，充分的經驗可有效協助三星平台上的客戶加速開發設計程序。智原未來也將持續在三星FinFET製程上推出優質且高效益的IP，為更多客戶帶來商機。
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